振蕩電路用于實(shí)時(shí)時(shí)鐘RTC時(shí)，經(jīng)常使用愛普生FC-135/135R貼片音叉晶振或者C2系列圓柱體晶振（32.768kHz的晶體諧振器）連接在OSC3 與OSC4之間而且為了獲得穩(wěn)定的頻率必須外加兩個(gè)帶外部電阻的電容以構(gòu)成振蕩電路。當(dāng)然，還可以使用內(nèi)嵌振蕩電路的SG7050EAN系列32.768kHz晶體振蕩器（有源）。問題是為什么一定要使用32.768kHz這個(gè)頻率呢？

因?yàn)?2.768kHz晶振產(chǎn)生的振蕩信號經(jīng)過石英鐘內(nèi)部分頻器進(jìn)行15次分頻后得到1Hz秒信號，即秒針每秒中走一下，石英鐘內(nèi)部分頻器只能進(jìn)行15次分頻，要是換成別的頻率的晶振，15次分頻后就不是1Hz的秒信號，鐘就不準(zhǔn)了。32.768K=32768=2的15次方，數(shù)據(jù)轉(zhuǎn)換比較方便、精確。因此在很多數(shù)字集成電路中都要用到實(shí)時(shí)時(shí)鐘（RTC , Real Time Clock） 電路，而確保RTC 工作計(jì)時(shí)準(zhǔn)確的關(guān)鍵部分就是32.756kHz 的晶體振蕩電路。

　　傳統(tǒng)的RTC 電路（實(shí)時(shí)時(shí)鐘模塊）是采用反相器對晶振產(chǎn)生的波形做整形，所用起振時(shí)間需要幾個(gè)ms ,如果用過多的反相器會加大電路功耗。本文提出一種用晶體起振電路模型和比較器搭建的晶振電路，晶振模型部分用于產(chǎn)生32. 768kHz的正弦波，比較器部分將波形整形為最終需要的時(shí)鐘波形。但是本文中所介紹的整個(gè)晶振電路的起振時(shí)間只需要幾個(gè)μs ,而且電路所需靜態(tài)電流少，耗功率小，版圖所占面積也小。整個(gè)電路用基于Hsice 做了仿真，驗(yàn)證了電路各參數(shù)的準(zhǔn)確性及電路的可實(shí)現(xiàn)性，并已成功流片并用于基于0. 18μm 工藝下的某系列音頻芯片中，為其提供實(shí)時(shí)時(shí)鐘。

　　1  電路結(jié)構(gòu)

　　圖1 所示為振蕩電路結(jié)構(gòu)框架，將晶振模型產(chǎn)生的正弦信號IN 和OUT 作為輸入，進(jìn)入比較器比較后，產(chǎn)生穩(wěn)定的32k 時(shí)鐘波形。

圖1  晶振的整體電路

2  具體電路分析

　　按晶振部分和比較器部分分別給出具體電路的分析。

　　2. 1  晶振部分的電路分析

　　圖2 所示是晶振部分所用的具體電路，其中，R1 , C1 ,L1 , Cp 是晶體的等效模型電路。R1 是晶體的等效串聯(lián)電阻，其值表示晶體的損失，L1 , C1 分別為晶體的等效串聯(lián)電感和電容，這兩個(gè)值決定晶體的振蕩頻率為32. 785kHz （ f = 1P2pi √LC） , Cp 是晶體輸入輸出引腳間的電容，其值為5 p , Cl1 , Cl2 是晶體的負(fù)載電容。圖2 中NMOS管M1 作為一個(gè)單級反相放大器通過晶振等效電路形成正反饋，從而和柵源（ G , S） ,漏源（ D , S） 之間的兩個(gè)負(fù)載電容一起形成Pierce 振蕩電路的結(jié)構(gòu)。Ribias 和Rg 為NMOS管提供偏置電壓。該晶振部分電路在滿足巴克豪林準(zhǔn)則的條件下可以振蕩。

圖2  晶振部分的具體電路。

　　以下通過負(fù)阻的角度來分析電路的工作原理，圖3 所示為晶振部分等效串聯(lián)諧振電路，其中NMOS 管M1 和Cl1 , Cl2 的阻抗可以等效為：

　　其具體等效方法為： 設(shè)流進(jìn)OUT 點(diǎn)的電流為I ,Ribias 兩端的電壓為V ,NMOS 管上的漏電流為gmVIN ,則：

　　聯(lián)立這兩個(gè)式子，消去VIN 即可得到：

　　從而，起振電路的等效阻抗：

 

　如果要維持電路振蕩，必須保持Zc 的實(shí)部與R1 之和是零或者負(fù)值，這就對gm 的值提出了要求。

　　gm 的最小值可以用以下方法估計(jì)：

　　忽略Ribias和Cp ,設(shè)定Cl1 = Cl2 = C , Zc 即可簡化成：

　　Zc 實(shí)部的絕對值要大于等于R1，所以有：

　　根據(jù)上述條件設(shè)定晶振部分電路各器件參數(shù)，以滿足晶振起振條件后，晶振輸入輸出端XIN 和XOUT 分別會產(chǎn)生相位相反的正弦信號。

圖3  晶振電路的等效電路

　　2. 2  比較器部分的電路分析

　　電路中的比較器電路結(jié)構(gòu)如圖4 所示，晶振產(chǎn)生的兩個(gè)幅度相等相位相反的信號作為輸入進(jìn)入比較器輸入。

圖4  比較器電路。

　　M1 - M4 構(gòu)成偽電流源差分放大器，M5 和M6用來提高輸入管M3 和M4 的gm ,M7 和M8 是用輸出電壓作為其柵極電壓，從而控制M3 和M4 的連接與否。當(dāng)V IN > VOUT時(shí)，M3 的漏電流大于M4 上的漏電流，而M1上的電流鏡像到M2上，于是M2上的電流大于M4 上的電流，多余的電流將流進(jìn)反相器1 ,由于反相器的輸入電容，電流轉(zhuǎn)化成電壓，此時(shí)可以認(rèn)為是數(shù)字高電平1 ,那么輸出也即為高電平，M7管導(dǎo)通，M5 增加了M3 的gm ,進(jìn)一步增加反相器1的輸入電壓，從而使得輸出高電平更穩(wěn)定；反之，當(dāng)V IN < VOUT時(shí)，M3 的漏電流小于M4 上的漏電流，同樣M1 上的電流鏡像到M2 上，于是M2 上的電流小于M4 上的電流，因此反相器1 的輸入電容放電補(bǔ)充這部分電流，此時(shí)可以認(rèn)為反相器1 的輸入電壓是數(shù)字低電平0 ,那么輸出也即為低電平，M8 管導(dǎo)通，M6 增加了M4 的gm ,從而將反相器1 的輸入電壓下拉至更低電平，從而使得輸出低電平更穩(wěn)定。

　　由于比較器電路的輸入電阻趨于無窮大，所用工藝下輸入電容數(shù)量級為f F , 因此整個(gè)電路與晶振電路連接時(shí)不會對晶振電路造成影響。

現(xiàn)分析其具體性能如下：

　　最大輸出電壓為：

　　最小輸出電壓為：

　　比較器的傳輸時(shí)延為：

 

　　其中Id （M4） 是M4 管的漏電流，由于電路采用的偽電流源的結(jié)構(gòu)，所以M4 管的漏電流允許很大，所以使得比較器的傳輸時(shí)延可以很短。

　C 是M4 管源端的結(jié)點(diǎn)電容，即：

　　Cin 是反相器的輸入電容。

　　比較器的頻率響應(yīng)可以表示為：

　　其中

　　3  電路設(shè)計(jì)及仿真

　　圖2 所示電路搭建仿真模型用Hspice 進(jìn)行仿真。圖2 中需要給電路提供一個(gè)直流電平，所以在OUT 端連接一個(gè)PMOS 管，其源端接電源，漏端和柵端接在OUT 點(diǎn)，作為一個(gè)等效電阻。考慮到圖1 中NMOS 管的gm 大小的限制，經(jīng)過計(jì)算取WPL =2μP8μ，其gm = 9. 5μs.負(fù)載電容Cl1 和Cl2 取10μ，以確保晶振的振蕩頻率為32. 768kHz , 在實(shí)際仿真中可以對負(fù)載電容進(jìn)行調(diào)整以獲得準(zhǔn)確的振蕩頻率。Ribias 一般取10M 到25M 之間，當(dāng)Ribias 增大時(shí)，NMOS 管的反相放大器的增益增大，此時(shí)振蕩器的起振時(shí)間變小。另外，仿真時(shí)為了讓電路起振需要在IN 端給一個(gè)電流擾動(dòng)。該部分的仿真結(jié)果如圖5 所示，IN 和OUT 兩端正反饋過程明顯，從而產(chǎn)生相位相反的正弦信號。

圖5  晶振電路部分IN 和OUT端的電壓波形

　　圖4 中要求比較器有較高的增益，帶寬超過32. 768kHz ,根據(jù)給定的輸出最大最小值和傳輸時(shí)間設(shè)計(jì)好各個(gè)管子的寬長比后，仿真得到如圖6 所示的比較器的傳輸曲線。

圖6  比較器的傳輸特性曲線。

　由圖6 可測得，VOH = 1. 738V ,VOL = 2. 46mV ,失調(diào)電壓VOS = 21. 28mV.

　　將圖2 晶振部分與圖4 比較器部分連接后仿真，輸出的時(shí)鐘波形如圖7 所示，可以看出其起振時(shí)間為625μs ,由于采用的偽電流結(jié)構(gòu)和M5~ M8 的作用，其上升時(shí)間僅為0. 017μs , 下降時(shí)間僅為0. 008μs.對比用反相器作為整形電路的結(jié)構(gòu)，其起振時(shí)間為2ms ,如圖8 所示，其最終輸出的時(shí)鐘波形也比用比較器結(jié)構(gòu)的差，例如失真度較高，盡管反相器的管子的寬長比很大，波形的上升時(shí)間和下降時(shí)間也很長，而且它的低電平部分不能完全到達(dá)0V.

圖7  晶振整體電路的輸出時(shí)鐘波形

圖8  用反相器整形后輸出時(shí)鐘波形。

　　通過仿真可得，該電路的功耗為2. 4292μW.

　　綜上所述，比較器電路的仿真結(jié)果如表1 所示，整個(gè)晶振電路的仿真結(jié)果如表2 所示。

表1  比較器電路仿真結(jié)果。

表2  整個(gè)振蕩電路仿真結(jié)果

　　4  結(jié)束語

　　提出了一種用于實(shí)時(shí)時(shí)鐘RTC 的32. 768kHz 集成晶體振蕩電路的實(shí)現(xiàn)方法，采用晶振和比較器的結(jié)構(gòu)，文中分別給出了這兩部分的具體電路和分析，并使用Hspice 對所設(shè)計(jì)的電路進(jìn)行仿真，從而驗(yàn)證了該電路起振時(shí)間短，波形穩(wěn)定，功耗低等特點(diǎn)。